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大変お手数で申し訳ありません。

メーラなどに直接打ち込みをしていただければと思います。

International Technology Roadmap for Semiconductors（国際半導体テクノロジロードマップ）というものが発表されています。

世界の半導体技術の進展予測として最も標準的なものと考えられ、メジャー更新というレベルでいうと、２年に１回のペースで出されています。

最新のＩＴＲＳ2007は2007年12月に出され、速報という形で報道されています。

それによると、ＤＲＡＭの容量増加が従来の予定より遅れる一方で、フラッシュメモリは微細化が前倒しになるなど、元気の良さが感じられます。

Low-k膜の進歩やＥＵＶの実用化など、やや遅れるようです。

ここでは全文が入手可能なＩＴＲＳ2005を元に、もう少し詳しくみてみましょう。

図の一番上はウェハー直径です。

2007版では、450mmへの移行時期がやや不明確になっています。

その次のウェハーＦとは、この資料だけで便宜的に使った略で、ウェハーのフラットネス、単位はnmです。

次がいわゆるデザインルールで、ここではＤＲＡＭのハーフピッチを、ある程度大きな進歩に限定して示しました。

次のＣＤはCritical Dimensionで、リソグラフィの制御精度を３σ（標準偏差の３倍）レベルで示したものです。

単位はやはりnmです。

その次は、ＳｏＣの進歩をゲート数および動作周波数で示したものです。

図には示しませんでしたが、ＳｏＣのゲート当たり設計生産性は2008年から2012年にかけて３倍以上に向上するのですが、ゲート数自体がそれに劣らず増えるので、ＳｏＣの開発期間は約１年と変わりません。

その下に、トピックとしていくつかの話題を入れました。

ただし2010年のＥＵＶに関しては、先ほど述べたように2007版でやや遅れています。

2012年のGeチャネルというのはトランジスタの新しいゲート構造、2014年のＣＮＴというのはナノテクの華、カーボンナノチューブです。

ダイシングでいよいよチップが切り離されたら、それをリードフレームという枠に載せて固定します。

これをマウンティングといい、固定接着剤としては主に樹脂系のものが使われます。

次にリードフレームの端子とチップの電極パッドとを電気的につなげます。

これをボンディングといいますが、大きく２つの方法があります。

１つはワイヤボンディングといわれるもので、文字通りリードフレーム上の空間ワイヤ（直径25～30ミクロン程度の細い電線）で結びます。

このワイヤボンディングにも２種類があります。

中でもポピュラーなのは線材として金を使い、高温で熱圧着させるボールボンディングです。

もう１つは線材としてアルミニウムを使い、常温で超音波圧着させるウェッジボンディングです。

ほかに銅を使う手法も検討されています。

ワイヤボンディングとならぶもう１つのボンディング手法は、ワイヤレスボンディングです。

これはピン数の多い場合に特に適しており、やはり２つの手法があります、１つはフリップ・チップ・ボンディング（ＦＣＢ）で、上面にバンプ（こぶ）の出たチップを裏返して超音波などでリードフレームと直接圧着させる方法です。

もう１つはテープ・オートメーテッド・ボンディング（ＴＡＢ）で、ポリイミドという樹脂を介してつなぐ方法です。

こうして接続されたリードフレームやチップを、いわゆるＬＳＩパッケージに入れることで、ＬＳＩはほぼできあがりです。

これらのボンディング手法は、チップの電極間隔が10ミクロンのオーダーになると、もはや使えない可能性があります。

産業技術総合研究所ではその解決策の１つとして、めっき不良という本来は良くない現象を導体間ブリッジに積極的に役立てる技術を開発しています。

前章までで、半導体製造の前工程は終わりです。

付加価値としてはこれでほぼ８割程度にはなるのですが、もちろん最終的にパッケージとなって製品化されるまで、気は抜けません。

後工程の最初の難関がダイシングです。

ウェハーは現在直径が200～300ミリもあり、せいぜい１辺が10ミリそこそこのチップとは比べものにならない大きさです。

つまりたくさんのチップ用の前処理を、まとめて一度に済ませてきたわけで、当然その個々のチップを分割しなければなりません。

これがダイシング（ダイスのように切り分ける）と呼ばれるのです。

いわばピザを扇形でなく縦横に切っていく感じです。

具体的な工程ですが、まずシリコン基板が厚すぎる場合、そのままだと切りにくいので厚さ300ミクロン程度まで削り取ります。

もちろん成膜やリソグラフィしてきた側とは反対側をです。

続いて縦横に切るわけですが、たとえば縦方向に完全に切ってしまうと、次に横方向に切る際にずれが生じて切りにくくなります。

そこである程度の厚さまでしか切らないハーフカットというやり方もあります。

しかし主流はすべて切るフルカットで、その場合はバラバラにならないようウェハーをテープで固定します。

このテープには面白い性質があり、普通は粘着しているのですが、紫外線を当てるとその粘着力がなくなるのです。

つまり粘着するかどうかをコントロールできるのです。

実際に切るには、ダイヤモンドの粉を埋め込んだ、厚さ約10ミクロンの円形の刃を使います。

これをダイサーあるいはダイシング・ソーといいます。

切る際にはこの刃を毎分何万回転もさせますから、当然大量の熱が発生します。

それがトランジスタに悪影響を与えないようにするため、冷却のために水を流しながら切ります。

この冷却水１つとっても、単純ではありません。

純水だと静電気を発生させやすいので、多少抵抗率を下げて静電気を抑えるといった工夫が取られることがあります。

やはり今後のデザインルール細密化やＬＳＩ高機能化などに対応する技術として、ＳＯＩ（Silicon On Insulator）があります。

シリコン基板の上に酸化シリコンの薄い膜を形成し（ここまでは普通のＭＯＳと同じ）、その上に単結晶シリコン薄膜を一様に載せた構造です。

これにより高いキャリア移動度が実現できる、トランジスタ電極の静電容量が少なくなる、素子分離性がよくなる、といった効果が指摘されています。

これらはいずれも高速化や低消費電力化に貢献します。

さらに放射能耐性も高まるので、信頼性も向上します。

ＳＯＩを作る代表的な手法には、貼合せ法とＳＩＭＯＸ法とがあります。

貼合せ法は、酸化膜を形成したシリコンウェハーと、純粋な単結晶シリコンウェハーとを熱と圧力で文字通り貼り合せ、その後に単結晶シリコンを薄く切削することで得られます。

表面単結晶がそのままきれいに残ります。

一方ＳＩＭＯＸとはSeparation by IMplanted OXygen（酸素移植分離）あるいはSilicon IMplanted OXygenの略です。

シリコン基板の表面から少し奥に酸素イオンを注入し、それを高熱で酸化させるというものです。

比較的低コストというメリットがあります。

シリコンをゲルマニウムで置き換えたＧＯＩというものもあり、高性能のＣＭＯＳや太陽電池などへの応用が期待されています。

一方、歪みシリコンというのも有望な技術です。

ＭＯＳ内の電気が流れる部分に応力を与えるもので、原則としてＰＭＯＳには圧縮力、ＮＭＯＳには張力を与えることで、それぞれのキャリアの移動度を高めます。

もちろん両者を組み合わせてＣＭＯＳでも使えます。

動作速度は向上するが消費電力は高くならないという、素晴らしい効果が期待されています。

両者の複合技のように、ＳＯＩを歪ませるという手法もあり、現在精力的に実用化研究が進められています。

半導体における絶縁膜は、酸化シリコンが最も一般的です。

しかし最先端のプロセスにおいては、その誘電率を高めたHigh-k材料と、低めたLow-k材料とがそれぞれ注目されています。

といっても使う場所が違うので、矛盾した動きというわけではありません。

ただ混同しやすいのは確かです。

まずHigh-k材料ですが、これが用いられるのは、ゲート電極の絶縁膜です。

８章で説明したように、ゲート電極と半導体部分とは、酸化膜で絶縁されていますが、静電誘導で情報が伝わります。

この時、酸化膜が同じ厚さなら、誘電率が高い方が情報は速く伝わります。

漏れ電流の関係で一定以上（３nm程度）より薄くできないので、そこでHigh-k材料が使われるということです。

具体的にはハフニウム（Ｈf）、ジルコニウム（Zr）、アルミニウム（Ａl）、チタン（Ｔi）などの各酸化物、あるいはそれらのシリケイト化合物です。

酸化シリコンの誘電率が約４であるのに対し、これらはたとえば10以上の高い値を持ちます。

またそこまでいかなくても、酸化シリコンをさらに窒素と化合させるだけでも、誘電率は高くなります。

一方Low-k材料が用いられるのは、多層ＬＳＩ（現在は大半のＬＳＩが多層ですが）における層間絶縁膜です。

こちらは層同士の独立性を高めるため、静電誘導は抑える方がよいのです。

それにより微細デザインルールで大きな問題となる信号伝播遅延をへらすことができます。

現在は酸化シリコンにフッ素や炭素などの不純物を加えることで３程度まで減らしていますが、45nmでは2.5、そして最終的には1.5～2.0程度が求められています。

そのためには膜に空洞を入れてスカスカにするのも１つの方法ですが、今度は材質としてもろくなるというデメリットがあります。

ちなみに実現可能性は別として、完全に空洞状態で層を分離できれば、誘電率は１となります。

Low-k膜は26章で説明した回転塗布という手法で作られることが多いのですが、最近はＣＶＤ法もよく使われています。

デザイン・ルールの細密化が進むと、設計データを最終パターンと同じにしてそれを正確にウェハーに写すという発想では済まなくなります。

むしろ設計データとフォトマスク、あるいはフォトマスクとウェハー上パターンの間には違いがある、ということを前提にし、それを織り込んだ設計をする、という考え方が意味を持ってきます。

近接効果補正（ＯＰＣ＝Optical Proximity Correction）は、その代表的な手法です。

これをごく簡単な場合で図示します。

上図左は、得たいパターンです。

しかし光学的な限界により、その通りのマスクを作ると、角がなまって楕円のような形になってしまうとします。

その場合、マスク上ではむしろ角を強調して長方形にしておくと、その結果としてウェハー上には狙い通りのパターンが得られる、というわけです。

もちろん実際にはもっと複雑で、セリフ、ハンマーヘッド、アシストバーなど、さまざまなタイプがあります。

補正すべきパターンを計算で予測することも難しくなってきているので、仮のマスクを作って実際に露光し、それを光学顕微鏡などで読み取って設計データと比べ、チェックすることもあります。

それもすべての点をチェックするのは大変なので、チェック候補点を自動的に教えてくれるような機能も実現され始めています。

一方、位相シフトマスク（ＰＳＭ＝Phase Shift Mask）という手法もあります。

これもいくつかあるのですが、特にレベンソン型が比較的わかりやすいし効果も大きいので、その原理を説明しましょう。

下図左は、理想的なマスク～ウェハー間の関係です。

しかし実際には、やはり光学的な限界により、それだけの解像度が得られず、マスクの隣接する白パターンが混じりあい、ほとんど分離できない状態になっているとします。

これが下図の真ん中の状態です。

矢印が太いのは、光学的な解像度が低いことを示しています。

しかしこの場合に、片方の位相を180度ずらす（反転させる）とどうなるかを示したのが右です。

ウェハー中央においては、両方の白の影響を受けるのですが、位相が反転しているので、その和は０となります。

すなわちはっきりと分離できるわけです。

このように隣り合うラインが多い時など、交互に位相を反転することで、解像度は上げられるのです。

高い電圧で加速した電子ビームも非常に短い波長を持ちます。

その波長は加速電圧の平方根に反比例します。

まずはそれを簡単に説明しましょう。

物質波の波長はｈ／(ｍ*ｖ)で与えられます。

ただしｈはプランクの定数、ｍは粒子の質量、ｖは速度です。

その運動エネルギーは(ｍ*ｖ**2)／２です。

一方、eという電荷を持つものをＶという電位差で加速すると、e*Ｖというエネルギーを得ます。

両エネルギーを等しいと置くと、ｖは２*e*Ｖ／ｍの正の平方根となります。

これに各種定数をあてはめて計算すると、波長は加速電圧（ボルト単位）の平方根の逆数に、1.228*10**(-9)を掛けた値になります。

つまり１ボルトで加速しても波長はわずか1.228nmです。

100ボルトならその1/10（Ｘ線並み）、１万ボルトならさらにその1/10です。

これだけの短波長ですから、それに合ったマスクを使ったリソグラフィも当然有効です。

これは日本では東芝グループが強い技術です。

ただしレーザのように広い範囲を同時に照らすことはできないので、スキャンしながら順次描いていくことになります。

しかしどのみち一括照射でなくスキャンするなら、むしろマスクを使わずに、パターン情報をそのままスキャン情報として使う手もあります。

これが直接描画、略して直描などといわれる手法です。

実は24章で述べたように、フォトマスク自体を作成する際に電子ビームを使っています。

それを直接ウェハーに動作させるというものです。

こちらは日本では日立グループや富士通グループや日本電子などが進んでいます。

直接描画はマスクが不要な一方で、毎回設計データでコントロールしなければならないので、製作時間は非常に長くなります。

したがって大量生産には向きません。

1000個以下など少量の場合、あるいは少数の層のみを対象にした場合に非常に有効な技術です。

27章からわかるように、リソグラフィにおける解像度（分離できる距離の意味なので小さい値ほど解像度は高い）は、レーザの波長に比例し、屈折率およびsinθに反比例します。

ただしピントがしっかりと合うためにウェハーに許される位置幅（焦点深度）は、sinθの２乗に反比例するので、θをあまり大きくすることはできません。

それでも解像度を高めることはデザインルールを細密化するために不可欠なので、レーザの波長を短くする（周波数を高める）ことに主眼が置かれてきました。

もはや400nm以上の可視光レベルでは全然おいつきません。

248nmのＫrＦ（フッ化クリプトン）エキシマレーザ、193nmのＡrＦ（フッ化アルゴン）エキシマレーザなどが使われていますが、さらなる短波長が求められています。

157nmのＦ2エキシマレーザはその１つの候補です。

しかしそれを一気に圧倒的に進める試みがあります。

ＥＵＶ（極端紫外線）という、波長13.5nmの光です。

もちろん簡単に実現できるわけではありません。

光学系を普通のレンズでなく反射レンズで構成しなければならないなど、さまざまな課題があります。

光と同じ電磁波でありながら、はるかに波長の短いものとしてＸ線があります。

これがリソグラフィに使えれば、解像度ははるかに高くなります。

解像度を高めるためには光源波長以外に、屈折率を大きくするという手もあります。

もちろん真空の屈折率は１で変わりませんし、気体の屈折率もほとんど真空中に近いのですが、液体となると話が違います。

これが液浸といわれる技術です。

要は屈折率の真空に対する比の分だけ、波長が短くなったことになるのです。

たとえば水の屈折率は1.33くらいですから、波長193nmのＡrＦは、145nm程度と換算できるわけです。

もちろんこの液浸にしても限界はあるのですが、ＥＵＶの実用化がすぐにはできない中で、期待される技術です。

26～29章のリソグラフィは、主にトランジスタを作る（ＦＥＯＬ）ことを想定しながら述べてきました。

配線を作るＢＥＯＬでも、露光やエッチングなどは、ほぼ共通しているのですが、薄膜形成は完全に異なるので、あらためて配線形成プロセスということで説明します。

ＬＳＩ内の配線のために最も一般的に使われる材質はアルミニウムです。

そのアルミニウムを成膜させるのによく使われるのがスパッタリングという手法です。

ＰＶＤ（物理的気相成長）ともいいます。

これは真空状態において、電界で加速したイオンをターゲット材（今の場合はアルミニウム塊）に衝突させ、その勢いで飛び出したターゲットの分子または原子を、基板（今の場合はウェハー）で受けて堆積させる、というものです。

イオンにはアルゴンガスをプラズマ化して生じるアルゴン正イオンなどを用います。

スパッタリングは化学反応を使わないので、基板の種類にはそれほど影響されずに利用することができます。

また電界を高周波にすることで、ターゲットも多様化できます。

コスト的にも有利なのですが、薄膜の均一性は高くありません。

また衝撃に耐えられないターゲット材にも使えません。

このスパッタリングでアルミニウムを均一に薄膜化させたら、あとは露光～エッチングなどにより、回路パターンを作ることができます。

ＬＳＩ製造においては、スパッタリングは、アルミニウム配線のほか、金属拡散防止膜などを作る際にも使われます。

一方最近では、抵抗率が低くエレクトロマイグレーション耐性の高い銅も配線材としてよく使われます。

抵抗率が低いと、配線遅延が抑えられるし、消費電力面でもメリットがあります。

この銅は、電界めっきという手法で薄膜化させます。

これは硫酸銅などの溶液を、陰極にウェハーを用いながら電気分解するという手法です。

これにより銅イオンが銅原子として、堆積していきます。

30章で述べたように、銅はエッチングにも弱いので、ＣＭＰを工夫して回路パターン化します。

こういった銅の薄膜化～パターン化手法を、ダマシンプロセスと呼びます。

配線の際には、ある層と別の層とを電気的につなぐための穴もあけます。

この穴を層間を経由する穴という意味でビアホールといいます。

また特に、一番シリコンに近い側の配線層にあけてトランジスタの電極とつなぐ穴を、コンタクトホールと呼ぶことがあります。

ＬＳＩの歩留まりを上げる（不良品発生を抑える）ためには、正確な位置決めや表面平坦化などといった形状に関する調節作業のほか、作業の残滓やゴミなど不要物を常に除去しておく必要があります。

たとえばリソグラフィ過程で重要な役割を果たしたフォトレジストなども、次のリソグラフィに備えて、除去しておかなければなりません。

そのためにアッシングという手法があります。

アッシュとは灰の意味で、酸素プラズマや、オゾンを光で励起させた酸素ラジカルなどを用いて、フォトレジストを分解・揮発させるものです。

フォトレジスト除去にはほかに、有機溶剤に浸す手法もあります。

フォトレジスト除去以上にひんぱんに行われるのが洗浄です。

理想的には膜生成やエッチングや不純物注入などの各プロセスが終わるごとに行うべきものです。

こちらは液体に浸すウェット洗浄の方が一般的なのですが、まず液体を使わないドライ洗浄から説明しましょう。

これはフォトレジスト除去で説明したように、プラズマなどで発生させた酸素ラジカルを反応させることもあります。

またもっと単純に、高温で揮発させたり、噴射で吹き飛ばしたり、ということもあります。

次にウェット洗浄ですが、使う液体は目的によって純水の場合もあれば、洗浄溶液の場合もあります。

洗浄溶液の成分は本当にさまざまですが、金属を溶かすために塩酸や硫酸などの強酸を用いるのはもちろんですが、酸化膜を取るためにフッ化水素、有機物を取るためにアンモニアなども用いられます。

洗浄溶液を使った場合、最後に純水で洗います。

また純水や洗浄溶液と、超音波振動や紫外線照射などとを組み合わせる場合もあります。

ウェット洗浄をしたら当然乾燥させなければなりません。

これは遠心力を利用した力学的なやり方もありますが、それだとウォーターマークと呼ばれる水の痕跡が残り、パターン欠陥や特性劣化を引き起こす可能性があります。

したがってイソプロピル・アルコールをはじめとしたアルコールの蒸気を吹き付けて水を完全に蒸発させ、その後アルコールの自然蒸発を待つ、という手段がよく用いられます。

26～29章のリソグラフィで、マスクパターン１枚分のトランジスタや回路などはほぼ形成できます（もちろん実際にはゲート電極形成など、これだけで終わらないこともあります）。

しかしそれで終わりではなく、後始末をしなければなりません。

それが化学的機械的研磨による平坦化であり、それに次の章で述べるレジスト除去や洗浄や乾燥などです。

リソグラフィは非常に精密なプロセスです。

それを何回もあるいは何十回も繰り返して行うわけですから、位置や形状のちょっとした誤差はそのまま命取り（不良品）にもなりかねません。

位置はエンコーダ技術などを使って正確にコントロールします。

一方で形状の誤差を防ぐため、表面の平面性を保つための平坦化が必要となります。

その平坦化のためによく使われるのが、化学的機械的研磨という技術です。

ＣＭＰと略して呼ばれることもよくあります。

そのやり方ですが、回転テーブルの上に研磨パッドというものをとりつけます。

その上に研磨液（スラリー）を流します。

研磨液の流し込まれた研磨パッドの上に、ウェハーを下向きにして表面を押し付けます。

それで圧力をかけながら回転させます。

研磨液にはシリカの微粒子などが含まれており、それによる機械的な効果と、研磨液が持つ化学的効果により、表面を平坦化するわけです。

ＣＭＰは、ある意味でわかりやすいゴリゴリの手法ですが、絶縁膜の表面をたいらにするのにも、また銅などで配線する際にパターン以外の銅を取り除く（この場合エッチングは使えない）のにも、きわめて有効です。

ただし、後章で述べる層間Low-k絶縁膜などは非常にもろいので、薬品を工夫したり、圧力を調整したりする必要があります。

エッチングで酸化膜がパターン化されて残ったら、次に酸化膜のない部分に不純物を添加します。

この過程はドーピングとも呼ばれます。

これによりソースやドレインの電極などが形成されるわけです。

そのために最もよく使われるのは、イオン注入法です。

イオンは正または負の電荷をおびた粒子ですから、電界により加速させることができます。

それで勢いをつけて、ウェハーの酸化膜のない部分に打ち込むのです。

加速の度合いにより、打ち込みの深さをコントロールできます。

こうした打ち込みというのはやや乱暴な方法なので、ウェハーに何らかの損傷を与えることや、打ち込まれた不純物の位置が悪くてうまく機能しないこともあります。

そこでランプやレーザなどを使い、アニール（焼きなまし）という熱処理が加えられるのが普通です。

これにより不純物はきちんと機能するようになります。

イオン注入法についでよく利用されるのが、熱拡散法です。

ウェハー表面に不純物を含むガスを高温にして吹き付け、ウェハー内に拡散させるものです。

イオン注入法は、不純物の濃度や注入深度を非常に正確にコントロールできますが、熱拡散法だとそうはいきません。

しかしバイポーラを中心に、それなりに使われる技術です。

不純物添加には、イオン注入法や熱拡散法以外に、プラズマ技術を利用する方法やレーザ技術を利用する方法などがあります。

エッチングの最初は、現像というステップがあります。

これは露光されたパターン情報に従い、除去すべきフォトレジスト部分を実際に除去することです。

これは26章で述べたフォトレジスト膜の形成とほぼ同じメカニズムで行えるので、両方の工程に対応させた「コータ・アンド・デベロッパ」という装置がよく使われます。

続いてフォトレジストが除去されてむき出しとなった酸化膜を除去します。

これがエッチングの中心です。

エッチングは銅版画などでも使われる手法ですが、簡単にいえば腐食させることで除去することです。

半導体のエッチングには、ドライ・エッチングとウェット・エッチングがあります。

後者はコストは抑えられるし、大量処理にも向くのですが、精度が出ないので、現在は前者の方が主流です。

ドライ・エッチングの中でも代表的な手法が、反応性イオン・エッチング（ＲＩＥ＝Reactive Ion Etching）です。

真空チャンバーの中で、電極の上にエッチングしたいウェハーを置きます。

そして上部にも電極を置き、その間で高周波の電圧をかけながら、酸化膜の性質に合ったエッチング用のガスを流していきます。

電圧によりガスはプラズマ化し、活性化されたイオンや中性ラジカルが発生します。

それをウェハーにスパッタリングのように衝突させて削り取っていくようなイメージです。

高速の衝突を利用するので、せっかくフォトレジストで保護した部分の下に回り込むようなことはなく（異方性が高い）、パターンを忠実に再現することができます。

反面、衝突に伴う損傷を抑える工夫が必要です。